家裏有學EE, CE, SE的小中們，看看大廠招intern 或者NG的技術麵試題能不能做出來？

來源: gegenion 於 2025-01-17 20:02:05 [] [舊帖] [給我悄悄話] 閱讀數 : (0 bytes)

所有跟帖： 

• here and there -gegenion- ♂ 給 gegenion 發送悄悄話 (0 bytes) () 01/17/2025 postreply 20:02:48

• 要當時設計一個能產生這個時序圖的電路？那是很難 -oryzivore- ♂ 給 oryzivore 發送悄悄話 (0 bytes) () 01/17/2025 postreply 20:05:48

• 好像還好吧。細節全忘記了 -我是誰的誰- ♂ 給 我是誰的誰 發送悄悄話 (0 bytes) () 01/17/2025 postreply 20:22:19

• 覺得如果我刷過二次類似的題，應該也能答。這個類似邏輯 -oryzivore- ♂ 給 oryzivore 發送悄悄話 (0 bytes) () 01/17/2025 postreply 20:26:26

• 這個應該用 Verilog 或者 VHDL design 個 RTL 就可以了。不用物理實現 -Siriuc- ♂ 給 Siriuc 發送悄悄話 (0 bytes) () 01/17/2025 postreply 20:31:01

• 先畫時序圖，用到pipeline 和 if -else， 以及 counter 的 concept， -滄海一粟-2006- ♂ 給 滄海一粟-2006 發送悄悄話 (95 bytes) () 01/18/2025 postreply 00:11:20

• 現在的年輕人是不是CAD用得太多了，想當初這不是都是EECS數字電路設計基本的作業題嗎 -gpu- ♂ 給 gpu 發送悄悄話 gpu 的博客首頁 (64 bytes) () 01/17/2025 postreply 23:10:40

• 這個確實要用 Verilog。考察邏輯電路設計思維。 -滄海一粟-2006- ♂ 給 滄海一粟-2006 發送悄悄話 (0 bytes) () 01/18/2025 postreply 00:13:23

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