這個應該用 Verilog 或者 VHDL design 個 RTL 就可以了。不用物理實現

Siriuc · 2025-01-17 20:31:01Z

這個應該用 Verilog 或者 VHDL design 個 RTL 就可以了。不用物理實現簡介

來源: Siriuc 於 2025-01-17 20:31:01 [檔案] [舊帖] [給我悄悄話] 閱讀數 : (0 bytes)

回答: 要當時設計一個能產生這個時序圖的電路？那是很難由 oryzivore 於 2025-01-17 20:05:48

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