要當時設計一個能產生這個時序圖的電路？那是很難

來源: oryzivore 於 2025-01-17 20:05:48 [] [舊帖] [給我悄悄話] 閱讀數 : (0 bytes)
回答: here and there 由 gegenion 於 2025-01-17 20:02:48

所有跟帖： 

• 好像還好吧。細節全忘記了 -我是誰的誰- ♂ 給 我是誰的誰 發送悄悄話 (0 bytes) () 01/17/2025 postreply 20:22:19

• 覺得如果我刷過二次類似的題，應該也能答。這個類似邏輯 -oryzivore- ♂ 給 oryzivore 發送悄悄話 (0 bytes) () 01/17/2025 postreply 20:26:26

• 這個應該用 Verilog 或者 VHDL design 個 RTL 就可以了。不用物理實現 -Siriuc- ♂ 給 Siriuc 發送悄悄話 (0 bytes) () 01/17/2025 postreply 20:31:01

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