here and there

所有跟帖： 

• 要當時設計一個能產生這個時序圖的電路？那是很難 -oryzivore- ♂ (0 bytes) () 01/17/2025 postreply 20:05:48

• 好像還好吧。細節全忘記了 -我是誰的誰- ♂ (0 bytes) () 01/17/2025 postreply 20:22:19

• 覺得如果我刷過二次類似的題，應該也能答。這個類似邏輯 -oryzivore- ♂ (0 bytes) () 01/17/2025 postreply 20:26:26

• 這個應該用 Verilog 或者 VHDL design 個 RTL 就可以了。不用物理實現 -Siriuc- ♂ (0 bytes) () 01/17/2025 postreply 20:31:01

• 先畫時序圖，用到pipeline 和 if -else， 以及 counter 的 concept， -滄海一粟-2006- ♂ (95 bytes) () 01/18/2025 postreply 00:11:20