2024年3月26日（具體日期待確定），來自中國西湖大學的學者在2024 年SPIE 高級光刻+圖案化會議中宣讀了一篇論文，標題為："Mandrel/spacer engineering based patterning and metallization incorporating metal layer division and rigorously self-aligned vias & cuts (SAVC)” 中文是：“基於芯軸/間隔物工程的圖案化和金屬化結合金屬層分割和嚴格自對準通孔和切割（SAVC）”
在論文記錄的是基於一項華為專利，WIPO 專利申請號CN2022/097621，采用兩種硬掩模替代通常EUV光刻時的一種硬掩模，實現了相當於常規工藝6倍的分辨率。論文全文會刊登在5 月份出版的 SPIE Proc（國際光學工程學會出版的會議論文集）上。
作者Chen Yijian在自己的Lindedin上更是豪情萬丈地寫道：我們是否需要高數值孔徑 EUV 掃描儀來縮小至 1.4nm邏輯節點（假設最小金屬間距約為 12 納米）？也許193i DUV光刻仍然可以讓我們接近這樣的金屬目標。如何？請查看我們在 2024 年 SPIE 先進光刻 + 圖案化會議上的論文（12958-1：納米圖案化會議的先進蝕刻技術和工藝集成）。這是西湖大學將人類工程師的智慧延伸到極致的不懈努力。
我查閱了CN2022/097621的專利文檔，其中提到該發明旨在提供一種改進的金屬集成解決方案，其可用於製造集成器件的工藝流程中。目標是為各種金屬間距提供解決方案，例如，為 21 nm 以下的金屬間距提供解決方案。另一個目標是解決 EPE 裕度低於 5 nm 的情況。
半導體行業通常用金屬間距的一半作為最小分辨率，上述技術完全可以做到等效3nm。按照Chen Yijian的樂觀看法，這項技術的上限是1.4nm，而且不需要EUV，僅僅DUV就可以了。
近期彭博社還在為華為鼓吹另一項技術，自對準四圖案的技術。所謂自對準，就是用一個圖案的兩個側壁來作為阻擋光線層，從而實現了分辨率加倍，誤差卻不增加的技術，下圖是自對準雙圖形的示意圖。大家可以大略了解這個技術：
這項發明專利申請CN117751427A在2024年3月22日公開，申請日是2021年9月1日。和其他自對準四重曝光技術不一樣地方在於：相鄰的金屬線製作在同一光掩模上，則不能使其彼此非常接近，但如果它們製作在兩個不同的光掩模上，則可以使其彼此非常接近。這樣，在自對準四重圖形化技術中進行多次光刻，將相鄰的金屬線分布在不同的光掩模上，從而達到之前預期達到的效果，並且高密度改進了電路圖案設計。
一般認為，配合相位掩膜，計算光學補償等技術，上述4自對準四圖形技術可以達到目前3nm的分辨率。
至於成本，可以參考ASML的一個浸入式DUV和EUV光刻的對比，見下圖：
在5nm水平，我估計DUV的光刻成本比EUV還低，而且光刻速度更快，產能更高。
至於良率，當初台積電發表7nm的時候是50%不到，一年後75%，最終大概90%。在最新的華為芯片麒麟9000s的設計中，不同區域的密度明顯不同，上下相差40%，說明華為掌握了在一個芯片上彈性工藝的設計，EDA也完全可以支持。這樣在不需要高超製程的地方，完全可以降低密度，在需要高速的地方，可以提高速度，形成局部3nm，部分地方7-10nm，整體5nm的布局，同時滿足速度、成本和功耗的平衡。有這樣的技術，我相信華為最終的良品率一定在75%以上。
回頭看，華為的實力真是恐怖。2021年，就是3年前華為已經具備了相當的技術實力，引而不發，埋頭苦幹。中國有華為，幸甚！很多事情，曆史上出現一次，是正劇，第二次，就是喜劇了。有這樣的技術，小院高牆最終會變成閉關鎖國的笑話。
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