台積電宣佈成功產出65奈米嵌入式DRAM

台積電(TSMC)宣佈，已成功為客戶產出65奈米嵌入式動態隨機存取記憶體(embedded DRAM)客戶產品，此一產品的DRAM容量達數百萬位元級，並且首批產出晶片就通過功能驗證。

台積電表示，該公司是於2006年第二季開始為客戶量產65奈米產品。在此之前，台積電已自2006年第一季起為客戶產出90奈米嵌入式DRAM產品，並提供客戶多種由台積電自行開發的記憶體巨集(memory macros)，目前有10餘個90奈米客戶產品使用這些記憶體巨集。

與前幾個世代的高密度記憶體製程相較，台積電的65奈米嵌入式DRAM製程及矽智財(IP)具有更大的記憶體匯流排量(bandwidth)、更低的耗電量以及元件和巨集尺寸減少將近50%等優勢。採用該65奈米嵌入式DRAM製程能夠提供更大的記憶體匯流排量，為電子遊戲機、高階網路產品、電子消費產品以及多媒體處理器提供更佳的競爭優勢。

台積電表示，與其他高密度記憶體製程相較，此一製程技術的操作耗電以及待機耗電更低，同時在操作時也無須耗費額外電力來啟動輸入/輸出元件。而由於此一製程整合了邏輯與記憶體功能於麵積更小的單一晶片上，因此能使得係統產品電路板更為輕薄短小，也提高了係統的可靠度。

台積電65奈米嵌入式DRAM製程使用低溫操作製程，與其標準的金氧互補半導體(CMOS)製程相容。同時，此一製程與所有65奈米邏輯資料庫相容，提高了矽智財重複使用的效率。此一製程進一步提高了晶片的資料保留時間( retention time)，也針對低耗電量需求的產品提供了特殊的省電選擇，包括睡眠模式(sleep mode)、部分斷電(partial power cut-off)以及晶片內溫度補償(on-chip temperature compensation)。

該DRAM製程使用低介電質/銅導線(low-k/copper)做為元件連接的材料，並以矽化鎳(Nickel Silicide)做為電晶體連接的材料，金屬層最多可達10層，此嵌入式DRAM元件尺寸不到同為65奈米SRAM元件大小的四分之一。同時備有從4Mbits到256Mbits的巨集密度供客戶選擇。

台積電補充，該公司設計支援產業生態環境(Design Support Ecosystem)支援上述65奈米嵌入式DRAM以及矽智財，此一生態環境包含通過可製造性設計(DFM)認證的65奈米晶片設計相關產品與服務。

同時台積電設計參考流程7.0版(Reference Flow 7.0)，以及通過該公司製程驗證，由台積自行開發或由合作夥伴提供的多種矽智財和元件資料庫，包括靜態隨機存取記憶體編譯器(SRAM compliers)、輸入/輸出元件(I/Os)及標準元件資料庫(standard cell libraries)，也支援上述65奈米DRAM以及矽智財。